如何使用同步数据转换器阵列构建时钟扩展网络
作者:admin | 发布时间:2019-05-30 11:34 | 浏览次数:

在从通信基础设施到仪器的各种应用中,对系统带宽和分辨率的更高要求促进了连接阵列中的多个数据转换器的需要。设计人员必须找到一种低噪声,高精度的解决方案来为使用通用JESD204B串行数据转换器接口的大数据转换器阵列提供时钟和同步。

时钟发生装置包括抖动衰减,内部VCO,各种输出和许多同步管理功能,现在可用于解决该系统问题。然而,在许多实际应用中,数据转换器阵列所需的大量时钟已超过单个IC组件可提供的限制。设计人员经常尝试连接多个时钟生成和时钟分配组件,以创建丰富的时钟树。

本文提供了一个如何构建灵活的可编程时钟扩展网络的实际示例,该网络不仅提供出色的相位噪声/抖动性能,还将所需的同步信息从时钟树中的第一个设备传递到最后一个设备。提供确定性控制。

引言

无线通信系统从3G到4G和LTE(以及5G,目前处于规范讨论阶段)的演进是推动高速数据转换和同步的关键技术因素。在蜂窝基站应用中,多个因素协同工作以增加数据带宽要求。主要因素是订阅数量的增加导致需要更丰富的多媒体内容和使用全球蜂窝基础设施进行机器间通信的新应用要求。因此,设计人员正在寻找具有更高通道数的全新创新RF收发器架构,采用有源天线设计,大规模MIMO和高级波束成形等技术。具有大量输入和输出的系统利用多个传输路径,并且需要大量的ADC和DAC组件。在扩展数据转换要求之后,采样时钟生成和同步成为一项重大的设计挑战。在复杂系统中,所需的时钟信号数量可以轻松地从几个增加到几百个,如图1所示。

采用同步数据转换器阵列如何构建时钟扩展网络

JESD204B标准定义了一个串行数据接口,可用于减少宽带数据转换器和其他系统IC之间的数据输入/输出量。数据I/O数量的下降解决了高速,高位数据转换器的互连问题。能够提供具有更少互连的宽带数据转换器简化了PCB布局,并且在不影响整体系统性能的情况下实现了更小的占用空间。这些改进对于克服大多数应用中的系统尺寸和成本限制很重要,包括无线基础设施,便携式仪器,军事应用和医疗超声设备。

系统级考虑因素

在具有大数据转换器阵列的复杂系统中,处理大量数据需要从天线到处理单元的高SNR(信噪比)。从时钟的角度来看,SNR受采样时钟的相位噪声的限制。较差的相位噪声性能会导致抖动并增加EVM(误差矢量幅度),这会严重降低SNR并影响系统性能。通常,时钟信号的质量由抖动表示,抖动被定义为目标带宽内的相位噪声积分。通常,相位噪声积分限制是几十kHz到几十MHz。然而,宽带噪声也很重要,因为较高的时钟信号噪声基底也会影响系统SNR。采样时钟不佳也可能包含杂散信号内容,这会降低SFDR(无杂散动态范围)。最后,考虑到占空比和上升/下降时间等参数,采样时钟质量不应仅在频域中定义,还应在时域中定义。

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